PCB规划问答集分为7大部分来将关于pcb规划中遇到的问题，根据pcb规划遇到问题分类划分，将pcb规划中遇到的问题列出.  
 
  pcb规划问题集第一部分从pcb线路板怎么选材到运用等一系列问题进行总结。 
 
    1、怎么挑选PCB板材? 
 
    挑选PCB板材必须在满意规划需求和可量产性及成本中心取得平衡点。规划需求包含电气和组织这两部分。通常在规划非常高速的PCB板子(大于GHz的频率)时这原料问题会比较重要。例如，现在常用的FR-4原料，在几个GHz的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响，或许就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所规划的频率是否合用。 
 
    2、怎么防止高频搅扰? 
 
    防止高频搅扰的基本思路是尽量下降高频信号电磁场的搅扰，也便是所谓的串扰(Crosstalk)。可用拉大高速信号和模仿信号之间的间隔，或加ground guard/shunt traces在模仿信号周围。还要注意数字地对模仿地的噪声搅扰。 
 
    3、在高速规划中，怎么处理信号的完整性问题? 
 
    信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的要素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。处理的方法是靠端接(termination)与调整走线的拓朴。 
 
    4、差分布线方法是怎么完成的? 
 
    差分对的布线有两点要注意，一是两条线的长度要尽量相同长，另一是两线的间隔(此间隔由差分阻抗决议)要一直坚持不变，也便是要坚持平行。平行的方法有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side(并排, 并肩) 完成的方法较多。 
 
    5、对于只要一个输出端的时钟信号线，怎么完成差分布线? 
 
    要用差分布线一定是信号源和接纳端也都是差分信号才有含义。所以对只要一个输出端的时钟信号是无法运用差分布线的。 
 
    6、接纳端差分线对之间可否加一匹配电阻? 
 
    接纳端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号质量会好些。 
 
    7、为何差分对的布线要接近且平行? 
 
    对差分对的布线方法应该要适当的接近且平行。所谓适当的接近是由于这间隔会影响到差分阻抗(differential impedance)的值, 此值是规划差分对的重要参数。需求平行也是由于要坚持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。 
 
    8、怎么处理实际布线中的一些理论冲突的问题 
 
    基本上, 将模/数地切割阻隔是对的。 要注意的是信号走线尽量不要跨过有切割的当地(moat), 还有不要让电源和信号的回流电流途径(returning current path)变太大。 
 
    晶振是模仿的正反馈振动电路,要有稳定的振动信号, 必须满意loop gain与phase的标准, 而这模仿信号的振动标准很容易遭到搅扰,即便加ground guard traces或许也无法完全阻隔搅扰。而且离的太远,地平面上的噪声也会影响正反馈振动电路。所以,一定要将晶振和芯片的间隔进或许接近。 
 
    的确高速布线 EMI的要求有许多冲突。但基本原则是因EMI所加的电阻电容或ferrite bead,不能造成信号的一些电气特性不符合标准。所以,最好先用安排走线和PCB迭层的技巧来处理或削减EMI的问题,如高速信号走内层。最终才用电阻电容或ferrite bead的方法, 以下降对信号的损伤。 
 
    9、怎么处理高速信号的手艺布线和主动布线之间的对立? 
 
    现在较强的布线软件的主动布线器大部分都有设定约束条件来操控绕线方法及过孔数目。各家EDA公司的绕线引擎才能和约束条件的设定项目有时相差甚远。例如, 是否有满意的约束条件操控蛇行线(serpentine)弯曲的方法,能否操控差分对的走线间隔等。这会影响到主动布线出来的走线方法是否能符合规划者的想法。别的,手动调整布线的难易也与绕线引擎的才能有肯定的联系。例如, 走线的推挤才能,过孔的推挤才能, 甚至走线对敷铜的推挤才能等等。所以, 挑选一个绕线引擎才能强的布线器, 才是处理之道。
 11、在高速PCB规划中，信号层的空白区域能够敷铜，而多个信号层的敷铜在接地和接电源上应怎么分配? 
 
    一般在空白区域的敷铜绝大部分状况是接地。只是在高速信号线旁敷铜时要注意敷铜与信号线的间隔，由于所敷的铜会下降一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗，例如在dual strip line的结构时。 
 
    12、是否能够把电源平面上面的信号线运用微带线模型核算特性阻抗?电源和地平面之间的信号是否能够运用带状线模型核算? 
 
    是的，在核算特性阻抗时电源平面跟地平面都必须视为参考平面。例如四层板: 顶层-电源层-地层-底层，这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。 
 
    13、在高密度印制板上通过软件主动产生测验点一般状况下能满意大批量生产的测验要求吗? 
 
    一般软件主动产生测验点是否满意测验需求必须看对加测验点的标准是否符合测验机具的要求。别的，如果走线太密且加测验点的标准比较严，则有或许没办法主动对每段线都加上测验点，当然，需求手动补齐所要测验的当地。 
 
    14、增加测验点会不会影响高速信号的质量? 
 
    至于会不会影响信号质量就要看加测验点的方法和信号到底多快而定。基本上外加的测验点(不用在线既有的穿孔(via or DIP pin)当测验点)或许加在在线或是从在线拉一小段线出来。前者相当于是加上一个很小的电容在在线，后者则是多了一段分支。这两个状况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘改变率(edge rate)有关。影响大小可透过仿真得知。原则上测验点越小越好(当然还要满意测验机具的要求)分支越短越好。