1.规划前的准备作业

 

    信号完好性（Signal Integrity,SI)是指在信号线上的信号质量。在开端规划之前，有必要先确认规划策略，这样才能辅导比如挑选元器材、确认工艺和操控PCB生产等作业。就信号完好性而言，应预先进行调研，以形成规则或规划原则，然后确保规划成果不出现明显的信号完好性问题、串扰问题或时序问题。有些IC制作商供给规划原则，然而这样的原则或许存在一定的局限性，依照这样的原则或许根本规划不了满意信号完好性要求的PCB。


    2.PCB的叠层

    与制作和成本剖析人员沟通，能够确认PCB的叠层差错，还能够发现PCB的制作公役。例如，假如指定某层是50Ω阻抗操控，制作商是怎样丈量并确保这个数值的？希望的制作公役及在PCB上希望的绝缘常数是多少？线宽和距离的答应差错、接地层和信号层的厚度及距离的答应差错是多少？根据上述数据，就能够挑选叠层了。注意几乎对每个插入其他PCB或许背板的PCB都有厚度要求，而且大都PCB制作商对其可制作的不同类型的层有固定的厚度要求，这将约束最终叠层的数目。应选用阻抗操控东西为不同层生成方针阻抗规模，且要考虑制作商供给的制作答应差错及附近布线的影响。

    在理想的信号完好性状况下，一切高速节点应该在阻抗操控内层布线（如带状线）。但实践状况是，规划者有必要常常运用外层进行一切或部分高速节点的布线。要使信号完好性最佳并保持PCB去耦，就应该尽或许将接地层/电源层成对布放。假如根本就没有电源层，很或许会遇到信号芫整性问题。还或许遇到这样的状况，即在未定义信号的回来通路之前，很难仿真模拟PCB的功能。

    3.串扰阻抗操控

    来自附近信号线的耦合将导致串扰的发作，并改变信号线的阻抗。对相邻的平行信号线进行耦合剖析，能够确认信号线之间或各类信号线之间的安全或预期距离（艇平行布线长度）。比如，欲将时钟到数据信号节点的串扰约束在100mV以内，使信号布线保持平行，能够经过核算或仿真，找到在任何给定布线层上信号之间的最小答应距离。相同，假如规划中包含重要的阻抗节点（或许是时钟，或许是专用高速内存架构），就有必要将布线放置在一层（或若干层）上以得到希望的阻抗。

    4.重要的高速节点

    推迟和时滞是进行时钟布线时有必要考虑的要害要素。因为时序要求严厉，这种节点一般有必要选用端接器材才能达到最佳的信号完好性质量。要预先确认这些节点，一起将调节元器材放置和布线所需求的时间加以方案，以便调整信号完好性的规划方针。

    5.技能挑选

    不同的驱动技能适用于不同的使命。信号是点对点的，仍是一点对多抽头的？是从电路输出，仍是留在相同的PCB上？答应的时滞和噪声裕量是多少？作为信号完好性规划的通用原则，转化速度越慢，信号完好性就越好。50MHz时钟选用500ps上升时间是没有理由的。一个2~3ns的摆率操控器材速度要满足快，才能确保信号完好性的品质，并且有助于处理比如输出同步交换（SSO)和电磁兼容(EMC)等问题。在新型FPGA可编程技能或用户定义的ASIC中，能够发现驱动技能的优越性。在规划阶段，要从IC供应商那里取得合适的仿真模型。为了有用地覆盖信号完好性仿真，需求一个信号完好性仿真程序和相应的仿真模型，如旧IS(Input/Output Buffer Information Specification)模型。最终在预布线和布线阶段，应该建立一系列的规划攻略，包括方针层阻抗'布线距离、倾向选用的元器材工艺、重要节点拓扑和端接规划。

    6.预布线阶段

    预布线信号完好性规划的基本过程是，首先定义输入参数规模(驱动起伏、阻抗、跟踪速度等）和或许的拓扑规模（最小/最大长度、短线长度等），然后运行每个或许的仿真组合，剖析时序和信号完好性仿真成果，最终找到能够承受的数值规模。将作业规模解释为pcb布线的约束条件。能够选用不同软件东西来履行此类"打扫"准备作业,布线程序能够自动处理此类布线约束条件。对大都用户而言，时序信息实践上比信号完好性成果更为重要，互连仿真的成果能够改变布线，然后调整信号通路的时序。在其他运用中，这个过程还能够用确认与体系时序方针不兼容的引脚或元器材的布局。有或许彻底确认需求手艺布线的节点跡需求端接的节点。关于可编程器材和ASIC来说，为了改进信号完好性规划或防止选用分立端接器材，还能够调整输出驱动的挑选。

    7.防止传输线效应的办法

    针对传输先问题引进的影响，能够从以下5个方面进行操控。

    1)严厉操控要害网线的布线长度假如规划中有高速跳变沿存在，就有必要考虑到在PCB上存在传输线效应的问题。特别是现在昔遍运用的很高时钟频率的快速集成电路芯片更是存在这样的问题。处理这个问题有一些基本原则，即假如选用CMOS或TTLL电路进行规划,作业频率小于10MHz时，布线长度应不大于7in;作业频率在50MHz时，布线长度应不大于1.5in;假如作业频率达到或超越75MHz,布线长度应在1in以内。假如超越上述标准，就存在传输线效应的问题。

    2)合理规划布线的拓扑结构挑选正确的布线路径和终端拓扑结构是处理传输线效应问题的办法。布线的拓扑结构是指一根网线的布线次序及布线结构。当运用高速逻辑器材时，除非布线分支长度很短，否则快速边缘变化的信号将被信号骨干布线上的分支布线所歪曲。一般，PCB布线选用两种基本拓扑结构，即菊花链（DaisyChain)布线和星形（Star)布线。菊花链布线，即布线从驱动端开端，顺次到达各接纳端。假如运用串联电阻来改变信号特性，串联电阻应该紧靠驱动端。菊花链布线在操控布线的高次谐波搅扰方面作用最好。但这种布线办法布通率最低，不简单完成100%布通。在实践规划中，能够使菊花链布线中的分支长度尽或许短。星形线能够有用地防止时钟信号的不同步问题，但在密度很高的PCB上手艺完成布线将变得十分困难。运用自动布线器是完成星形布线的最好办法。在星形拓扑结构中，每条分支上都需求终端电阻，其电阻值应和连线的特征阻抗相匹配。特征阻抗值和终端匹配电阻值能够经过手艺核算得出，也能够经过CAD东西核算得到。在实践规划中，可运用如下办法挑选终端匹配。

    【RC匹配终端】这种办法能够削减功率耗费，但只能在信号作业比较稳定的状况下运用，最适合于对时钟信号线进行匹配处理。这种办法的缺陷是RC匹配终端中的电容或许影响信号的形状和传播速度。

 

    【串联电阻匹配】这种办法不会发生额外的功率耗费，但会减慢信号的传输，可用于时间推迟影响不大的总线驱动电路，能够削减PCB上元器材的运用数量和下降连线密度。

    【别离匹配终端】这种办法需求匹配元器材放置在接纳端附近，其长处是不会拉低信号，并且能够很好地防止噪声，常用于TTL输入信号，如ACT、HCT、FAST等。

    此外，关于终端匹配电阻的封装形式和装置办法也有必要加以考虑。一般，SMD外表贴装电阻比DIP封装电阻具有较低的电感，所以SMD封装电阻成为首选。假如挑选DIF封装电阻，也有两种装置办法可选，即笔直办法和水平办法。在笔直装置办法中，DIP封装电阻的一条装置引脚很短，能够减小电阻和PCB间的热阻，使电阻的热量更加简单散发到空气中。但较长的笔直装置会増加电阻的电感。水平装置办法因装置较低而具有较低的电感，但过热的DIP封装电阻会发生漂移，在最坏的状况下，DIP封装电阻或许开路，形成PCB布线终端匹配失效，然后成为潜在的失利要素。

    3)抑制电磁搅扰的办法较好地处理信号完好性问题，能够改善PCB的电磁兼容性（EMC)。其中，确保PCB有杰出的接地是非常重要的。关于复杂的规划，选用1言号层配一个地线层是十分有用的办法，多层板中的顶层和底层的地平面至少能下降辐射10dB。

    另外，下降PCB的最外层信号的密度，也是削减电磁辐射的好办法，这可选用"外表积层"技能"Build-up"规划制作PCB来完成。外表积层是经过在音通工艺的PCB上増加薄绝缘层和用于贯穿这些层的微孔的组合来完成的，电阻和电容可埋在表层下，单位面积上的布线密度会増加近一倍，因而可下降PCB的面积。PCB面积的缩小对布线的拓扑结构有着巨大的影响，这意味着缩小电流回路和分支布线长度，而电磁福射与电流回路的面积近似成正比。一起，缩小PCB面积意味着应运用高密度引脚封装器材，这又使得连线长度进一步缩短，然后使电流回路减小，提高了电磁兼容特性。此外，还有一些其他的技能：在对PCB的元器材进行布局时，将模拟体系和数字体系尽量分隔；适当地运用去耦电容下降供电/地噪声，然后下降EMI;让信号的传输线尽量远离PCB边缘；防止在PCB上布直角信号传输线；了解在基本频率和由反射而引起的谐波频率上的PCB布线呼应等办法。

    4)电源去耦技能为减小集成电路芯片上电源电压的瞬时过冲，应增加去耦电容。增加去耦电容能够有用去除电源上的毛刺的影响，并削减在PCB上的电源环路的辐射。为了取得平滑毛刺的最佳作用，去耦电容应直接连接在IC的电源引脚上，而不是仅连接在电源层上。有一些器材插座上带有去锡电容，而有的器材则要求去溝电容距器材的距离要满足小。

    任何高速和高功耗的元器材应尽量放置在一起，以咸少电源电压瞬时过冲。假如没有电源层，那么较长的电源连线将在信号和回路之间形成环路，然后成为辐射源和易感应电路。布线构成一个不穿过同一网线或其他布线环路的状况称为开环，否则将构成闭环。这两种状况都会形成天线效应（线天线和环形天线）。天线对外发生EMI辐射，一起自身也成为敏感电路。闭环发生的辐射与闭环面积近似成正比。高速电路规划是一个非常复杂的规划过程，有诸多要素需求加以考虑。这些要素有时相互对立。例如，高速器材布局时位置靠近尽管能够削减延时，但或许发生串扰和显著的热效应。因此在规划时应权衡各种要素，做出全面的折中考虑，既满意规划要求，又下降规划复杂度。

    5)端接技能运用欧姆定律削减在驱动端和传输线负载端的阻抗不匹配。驱动端的阻抗一般小于50Ω,能够在驱动端上串联电阻来提高其阻抗使其与传输线匹配，这种技能称为"串行端接"；负载阻抗一般远大于50Ω,能够在负载端并联电阻来下降其阻抗使其与传输线匹配，这种技能称为"并行端接"。这两种办法都有各自的优缺陷，结合起来比较有用。图1-3-1所示的并行端接中，负载端的并联电阻能够有用作业，但也有如下缺陷。

    増加驱动电流然后増加电源损耗。増加串扰，増加EMI。増加地反弹或供电噪声（取决于并联电阻上拉或下拉）。