1.需要特别注意抗电磁干扰的体系

    微控制器时钟频率特别高、总线周期特别快的体系。

    体系含有大功率、大电流驱动电路，如产生火花的继电器、大电流开关等。
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    包括微弱模拟信号电路及高精度A/D转化电路的体系。

    2.应采纳的抗干扰方法

    能用低速芯片的就不必高速芯片，将高速芯片用在关键地方。

    可用串电阻的方法下降控制电路上升沿/T降沿跳变速率。尽量为继电器等提供某种方式的阻尼电路。

    运用满意体系要求的最低频率时钟。时钟产生器尽量接近运用该时钟的元器材，石英晶体振荡器外壳应接地。

    用地线将时钟区包围起来，尽量缩短时钟线长度。

    1/O驱动电路尽量接近PCB边际，以便让其尽快离开PCB。对进入PCB的信号要加滤波电路，从高噪声区来的信号也要加滤波电路，同时，用串终端电阻的方法减小信号反射。

    MCU无用端要接高电平或许接地，或许界说成输出端，集成电路上该接电源/地的引脚都要接电源/地，不要悬空。

    门电路输入端闲置不必时不要悬空。闲置不必的运算放大器正输入端应接地，负输入端应接输出端。

    PCB尽量运用45°折线而不必90°折线布线，以减小高频信号对外的发射与耦合。

    PCB按频率和电流开关特性分区，噪声元器材与非噪声元器材的距离应尽可能远。

    单面板和双面板用单点接电源和单点接地，电源线、地线应尽量粗，在经济方面能接受的条件下，能够用多层板以减小电源/地的寄生电感。

    时钟、总线及片选信号要远离I/O线和接插件。

    模拟电压输入线、参阅电压端应尽量远离数字电路信号线，特别是时钟线。

    对A/D类器材，数字部分与模拟部分宁可可统一，也不要交叉。

    时钟线垂直于I/O线比平行I/O线干扰小，时钟元器材弓脚远离I/O电缆。

    尽量选用短引脚的元器材，去耦电容引脚也应尽量短。关键的线应尽量粗，并在两边加上保护地。高速线要短且直。

    对噪声敏感的线不要与大电流、高速开关线平行。石英晶体振荡器下面及对噪声敏感的器材下面不应布线。

    弱信号电路、低频电路周围不要构成电流环路。任何信号都不要构成环路，若不可避免，应使环路区尽量小。

    为每个集成电路添加一个去耦电容；每个电解电容边上都要加一个小的高频旁路电容。尽量用大容量的担电容而不必电解电容，作为电路充放电储能电容；运用管状电容时，外壳要接地。

    测验与比较

    尽管采纳提高抗电磁干扰才能的方法能够保证PCB的信号完好性设计质量，但在PCB完成安装后，仍然有必要将其放在测验平台上，利用示波器或时域反射计（TDR)进行测验，将实在的PCB参数和仿真预期成果进行比较。这些测验数据能够帮助改善模型和制造参数，以便在以后的预设计调研工作中做出更好的（更少的约束条件）决策。

    可是，将实在的PCB参数与仿真成果进行比较时有时出入很大。扫除模型的不精确外，往往是PCB的电源完好性存在问题。由电源完好性而引起的信号完好性问题占有很大的比例，因而需要对电路做电源完好性剖析。实在精确的剖析应该是同时做电源完好性与信号完好性剖析，但由此形成数据模型的树立更复杂、算法难度更高。现在，Cadence的东西无法完成这样的功能，需要借助第三方的东西，如Speed2000Suite软件与Apsim东西是能够进行剖析的。